富士通は25日(現地時間)、米サンノゼで開催中のFall Processor Forum 2005にて、次世代のSPARC64プロセッサ「SPARC64 VI/VI+」(コードネーム:Olympus/Jupiter)について発表した。SPARC64 VIについては昨年のFall Processor Forumでも発表があったが、今年のFall Processor Forumでは、より詳細な情報が明らかになった。発表の内容とともに、講演者である富士通サーバシステム事業本部エンタプライズサーバ開発統括部第一プロセサ開発部プロジェクト課長 丸山拓巳氏への取材も踏まえ、ご紹介したい。

SPARC64のロードマップ

富士通のSPARC64プロセッサは、同社のUNIXサーバシリーズ「PRIMEPOWER」のエンジンとして用いられている。富士通は、オープンなSPARCアーキテクチャを管理するSPARC Internationalの設立メンバーであり、SPARCアーキテクチャの仕様策定においても重要な仕事をしながら、継続的に開発を続けてきた。今年8月には、内閣総理大臣表彰「ものづくり日本大賞」第一回において、SPARC64 Vプロセッサが優秀賞を受賞している。現在最新のプロセッサはSPARC64 V+で、90nmプロセスで製造され、シングルコアで動作周波数は2.16GHzに達している。

今回発表されたロードマップでは、2006年の後半にはコードネーム「Olympus」と呼ばれるSPARC64 VIプロセッサが登場する見込みだ。2.4GHz動作、90nmプロセスで製造され、デュアルコア×デュアルスレッドとなる。続いて2008年初頭には、コードネーム「Jupiter」と呼ばれるSPARC64 VI+が登場する計画だ。このプロセッサは2.7GHzの動作周波数を達成し、クアッドコア×デュアルスレッドとなる。

SPARC64 VI(Olympus)の中身

2006年後半に登場予定のSPARC64 VIは、デュアルコア×デュアルスレッドプロセッサとなる。6MBの共有型大容量L2キャッシュメモリを搭載、動作周波数は2.4GHzを予定しており、CPUバスとして、新たに開発したJupiterバスを採用する。このJupiterバスは、CPUとチップセット間のバスだが、パラレルバスであること以外、帯域幅などの詳細は明らかにされなかった。90nm、10層銅配線で製造され、約420平方mmのダイサイズを持っている。5億4千万個のトランジスタを搭載し、412ピンのパッケージとなる。最大消費電力は120Wである。

ベースとなるコアはSPARC64 Vで、これにデュアルスレッド実行機能を実装した。このデュアルスレッド実行機能、同社はVMT(Vertical Multi Thread)と呼んでおり、イベントをトリガーとしてスレッドを切り替えながら時分割で実行するようになっている。具体的にはL2キャッシュミスや、ハードウェアタイマ、割り込み処理、マルチスレッドコントロール命令などによるイベントによりスレッドの切り替えが起きる。スレッド切り替えは、ストア時のL2キャッシュミス時には発生せず、また分岐命令における投機実行時にL2キャッシュミスが起きたときにも発生しない。このVMTはCoarse Grain(粗粒度)マルチスレッドに分類されるとし、時分割の間隔は粗い。SPARC64 VIは、アウトオブオーダー命令実行機能とVMTにより、それぞれL1キャッシュミスとL2キャッシュミスによるレイテンシを隠蔽することができる。また、VMTを導入した上でもレジスタの読み出しを1サイクルで行うため、レジスタのキャッシュのような機構を導入している。

VMT機能を利用する時には、一つのコアの演算リソースを2つのスレッドの実行のために割り振る部分が出てくる。このため、シングルスレッドの実行については、VMT機能を使わない方が、演算リソースを全て専有できるため効率が良い。IntelのPentium 4では、ハイパースレッディング機能のオンオフはBIOSで行うが、SPARC64 VIではこれをOSが担う。同時に実行されるスレッドの数がコアの数を下回る時は、自動的にVMT機能はオフにし、同時に実行されるスレッドの数がコアの数を上回る時は、自動的にVMT機能をオンにする。このようにすることで、同時実行スレッド数が少ない時は、コア毎にスレッドが演算リソースを最大限に活用でき、かつ同時実行スレッド数が多い時は、マルチスレッド機能がないときに比べ、より高いパフォーマンスが得られる。マルチスレッド機能による相対的な性能向上の程度にはパイプラインの深さも関係するが(パイプラインが深いほど、ストールした時の回復レイテンシが大きいので、マルチスレッドの効果が高く見える)、SPARC64 VIコアは、SPARC64 Vコアと同じパイプライン構造であり、具体的にはフェッチから実行まで9段のパイプラインとなっている。また4命令同時発行、6命令同時実行(整数演算実行ユニット×2、浮動小数点演算実行ユニット×2、ロード/ストア命令実行ユニット×2)である。その上で、VMT機能の利用によるスループットのゲインは最大約20%程度という。またシングルスレッドの処理能力は、1.35GHz駆動のSPARC64 Vプロセッサと2.4GHz SPARC64 VIプロセッサを比較すると、約2倍の向上になっているという。

信頼性の向上とOPSR

SPARC64 Vプロセッサは、RAS(Reliability、Availability、Serviceability)機能を一層高めている。SPARC64 Vでは約800のエラーチェッカを実装していたが、SPARC64 VIでは約2200のエラーチェッカを実装し、データの正しさを保証できるようになっている。このチェッカは、メモリ部分はもちろんのこと、ALUやレジスタなど実行ユニットにも実装されるという、徹底したものになっている。65nm、45nmとプロセスのシュリンクが進むにつれ、エラーが発生する確率も必然的に高くなってくる。そうした状況においても、高い信頼性を実現することができる。

また、SPARC64 VIでは、OPSR(OPerating Status Register)と呼ばれる、論理回路のコンフィギュレーションを指定するモードレジスタを1450bit持っている。このうち、VMTに関わるレジスタは170bitであるという。モードを変更すると、プロセッサ内部の動作環境が変化する。こうした動作環境のうち、アプリケーションにとってベストなものを発見し利用するために、モードレジスタを持っている。なお、コントロールするのは論理回路レベルのパラメタであり、物理回路レベルのパラメタをコントロールするものではないという。

SPARC64 VI+(Jupiter)とマルチコア化の方針

最後に、SPARC64 VI+(Jupiter)プロセッサを紹介しよう。こちらは、クアッドコア(4コア)で、2008年頃登場する計画になっている。SPARC64 VIコアをベースに改良したものを用い、各コアにはL1キャッシュが内蔵され、4つのコアに共通のL2キャッシュを持つ。つまりL2キャッシュはOlympusと同じく共有型(シェアードキャッシュ)である。またOlympusと同様にコアごとに2スレッドを同時実行できるので、チップとしては4コア×2スレッドで8スレッドを同時実行できる。動作周波数は2.7GHz程度となる見込みだ。Olympusと同じくJupiterバスを採用、製造には65nmプロセスを用い、ダイサイズは予定では464平方mmとしている。

今後のマルチコア化の方針について、丸山氏は次のように語る。「まず、シングルスレッドの処理能力を後退させる方針は採りません(Sun MicrosystemsのNiagaraのように、処理能力の低いシンプルなコアを沢山実装するという方法もある)。次に、その上でトレンドに沿ってマルチコア化を図っていきますが、その傾向はユーザーやアプリケーションから来るニーズに依っています。顧客からのニーズが、よりスループット重視になっていくようであれば、今よりもアグレッシブにマルチコア化を図っていきます。そのベクトルは顧客からのニーズにダイレクトに対応します。我々は現実に即してチップを設計していますし、今後もそうしていきます。」講演では、シングルスレッドの処理能力が向上し、かつマルチコア、マルチスレッド化によってスループットが劇的に高まっていくという、SPARC64プロセッサの将来の見通しが示された。