10年前は10種類くらいの汎用プロセサアーキテクチャが有ったが、現在では、x86、Itanium、POWER、SPARCの4種に集約され、汎用プロセサを開発するメーカーの数も半減してしまったと述べられた。

富士通のSPARC64 VI

チーフサイエンティストの井上氏が、DualコアのSPARC64 VIついて発表を行った。最新のメインフレームプロセサと共通開発ということで、両者のブロックダイヤグラムを比較して示した。命令アーキテクチャは異なるのでデコーダなどは違うが、基本的なパイプラインはほぼ同じで、共通設計で開発効率を改善している。

また、SPARC64 Vは前世代のVと比較すると、コア数は倍増、コアあたりのIntのIPCはほぼ同じ、FPのIPCは25%向上しており、ソケット単位でのIPCは、整数性能は2倍、浮動小数点性能は2.5倍に向上している。また、最新のSPARC64 V+と比較してもクロック周波数が15%程度向上しているので、性能ではそれぞれ2.3倍と2.9倍になっている計算である。FP性能の改善の主因は、システムバスのバンド幅の改善によるメモリアクセス待ちの減少と、FPレジスタへの書き込みポートを4に増加し、命令コミット待ちの減少と説明された。

SPARC64 VIは、クロックツリーをH Treeとすることによるクロック系のスイッチ容量を削減、55,000個のラッチの内、30,000個はクロックゲート、RAMブロックは使用するときだけ周辺回路を駆動などの方法でダイナミック電力を削減し、低リークの高Vtトランジスタを45%使用したり、電源のデカップリング容量にはゲート酸化膜より厚めの酸化膜を使うことによりリークを削減したりしている。消費電力はMax 120Wであるが、Typはダイナミックが55W、リークが25W程度。内訳はリークが31%、SRAMが30%で、残りの39%はロジック、クロック、ラッチがほぼ1/3づつである。

次の図はチップのレイアウト図を色分けして、各部のエラー検出がどのようになっているかを模式的に表わしたもので、グリーンの領域はECCなどの手段で1ビットエラーを訂正できる部分、黄色の部分は1ビットエラーを検出できる部分、そしてグレーの部分は1ビットエラーが起こっても影響が無い部分を示しており、チップの大部分のエラーが訂正、または検出ができることを示している。

また、実行ユニットのエラー検出の手法と命令リトライによるリカバリついて詳細に述べた。

そして、4コアとなる次世代のSPARC64 VIIについてもブロックダイヤを見せ、2.7GHz程度のクロックで4コア×2スレッドとなると述べた。SPARC64 VIも20mm角を若干超える大きなチップであるが、SPARC64 VIIは65nmプロセスになるが、それでも10%程度面積が増加している。